[Ψηφιακά Συστήματα ΗW σε ΧΕΛ Ι] Εργασία 2021/2022

[Thmmy.gr portal]

  Thmmy.gr portal
   Forum
   Downloads
   Ενεργ. Λογαριασμού
   Επικοινωνία
  
  Χρήσιμα links
   Σελίδα τμήματος
   Βιβλιοθήκη Τμήματος
   Elearning
   Φοιτητικά fora
   Πρόγραμμα Λέσχης
   Πρακτική Άσκηση
   Ηλεκτρονική Εξυπηρέτηση Φοιτητών
   Διανομή Συγγραμμάτων
   Ψηφιακό Καταθετήριο Διπλωματικών
   Πληροφορίες Καθηγητών
   Instagram @thmmy.gr
   mTHMMY
  
  Φοιτητικές Ομάδες
   ACM
   Aristurtle
   ART
   ASAT
   BEAM
   BEST Thessaloniki
   EESTEC LC Thessaloniki
   EΜΒ Auth
   IAESTE Thessaloniki
   IEEE φοιτητικό παράρτημα ΑΠΘ
   SpaceDot
   VROOM
   Panther
  

THMMY.gr Web

Helios_MultiScribbles2SMF Default ThemeSMFone_Blue

[Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads]

Είσαι πρωτοετής;... Καλώς ήρθες! Μπορείς να βρεις πληροφορίες εδώ. Βοήθεια για τους καινούργιους μέσω χάρτη.

Κατεβάστε εδώ το Android Application για εύκολη πρόσβαση στο forum.

Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads με προσοχή στα ονόματα των αρχείων!

[ονόματα των αρχείων]

Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads

με προσοχή στα ονόματα των αρχείων!

[Caterpillar]

μονο σε μενα αφηνει ασυνδετα κομματια του datapath?για να κανω συνθεση το processor αφαιρω αναγκαστικα το ρολοι που δεν ειναι συνθεσιμο και τοτε επειδη κανει απλοιποιησεις τα αφηνει ασυνδετα,ενω σε testbench φαινεται να λειτουργει,ειχε κανενας το ιδιο θεμα;

δεν ξέρω, χθες εμένα δεν μου έκανε σύνθεση γιατί σε κάποιο always μπλοκ είχα μέσα <= και =,
δεν νομίζω να θέλει σύνθεση, αφού είχε πει ότι δεν θέλει. μάλλον καμιά ζωγραφιά θα θέλει με τις καταστάσεις της fsm, και τα κουτάκια συνδεδεμένα.
θα το ρωτήσουμε την Τρίτη καλού κακού.

[GkBlue]

Βασικα εγω σημερα τα περασα στο Xilinx, γιατι δεν μπορουσα να δουλεψω ολη την εργασια σε αυτη την απαρχαιομενη σαπιλα, και το control δεν με αφηνει να το συνθεσω καν γιατι δεν εχω το απαραιτητο Licence για την συγκεκριμενη αρχιτεκτονικη!? Οποτε δεν ξερω καν πως ακριβως θα του το δειξω, δεν καταλαβαινω και την αξια του schematic απο το datapath γιατι ειναι απλα 4 modules που συνδεονται μεταξυ τους pretty much.

Code:

ERROR:Security:9c - No 'ISE' nor 'WebPack' feature version 2013.10 was available
ERROR:Map:258 - A problem was encountered attempting to get the license for this
   architecture.

edit: Επίσης για την αναφορα λεει:

3. Κυματομορφές προσομοίωσης (καλύψτε όλες τις περιπτώσεις).

τι ακριβως εννοει με το "ολες τις περιπτωσεις"; Για ολες τις εντολες που μας δινουν στο αρχειο;

[Nickgian]

Μπορεί κάποιος να με βοηθήσει πως να γίνει το testbench στο part 2 decode stage?
Πρεπει να κανουμε για ολα τα instr ενα ενα με το χερι?
Για την alu παλι το ιδιο ενα ενα με το χερι για ολες της περιπτωσεις?

sent from mTHMMY  

[tzelilai]

Νομίζω πως ναι. Αντιγραφή επικόλληση τα instructions από το αρχείο. Αυτό έκανα εγώ τουλάχιστον και επειδή τεμπέλιασα όχι για όλα τα instructions προφανώς 

[tzelilai]

Ερώτηση και εγω. Όταν λέει στην εντολή lb:  RF[rd] <- ZeroFill(31 downto 8) & MEM[RF[rs] + SignExtend(Imm)](7 downto 0) τι ακριβώς εννοεί με το ZeroFill(31 downto 8 ); Ποιό πράγμα κάνω zerFill; Τα υπόλοιπα 8 bits, τι έχουν, 1;

[Caterpillar]

Μπορεί κάποιος να με βοηθήσει πως να γίνει το testbench στο part 2 decode stage?
Πρεπει να κανουμε για ολα τα instr ενα ενα με το χερι?
Για την alu παλι το ιδιο ενα ενα με το χερι για ολες της περιπτωσεις?

sent from mTHMMY  

κανε ενα δύο περιπτώσεις για Instr οτι να ναι, παιξε και με τα αλλα σηματα , δες οτι δουλευει σωστα και πηγαινεπαρακατω, τουλάχιστον αυτό εκανα.

edit: Επίσης για την αναφορα λεει:τι ακριβως εννοει με το "ολες τις περιπτωσεις"; Για ολες τις εντολες που μας δινουν στο αρχειο;

screenshot τις κυματομορφες για ολες τις εντολες, που εχει στο rom.data, ε για τα μηδενικα του βγαλα μονο ενα, καπου στα 30 μου βγηκαν χθες που το εκανα.

Ερώτηση και εγω. Όταν λέει στην εντολή lb:  RF[rd] <- ZeroFill(31 downto 8) & MEM[RF[rs] + SignExtend(Imm)](7 downto 0) τι ακριβώς εννοεί με το ZeroFill(31 downto 8 ); Ποιό πράγμα κάνω zerFill; Τα υπόλοιπα 8 bits, τι έχουν, 1;

Αυτην η εντολη αποθηκευει στον RF στο καταχωρητη rd, το περιεχομενο της μνημης στην διευθηνση RF[rs] + SignExtend(Imm), αλλά το περιεχομενο της πριν το αποθηκευσεις στον καταχωρητη θα το κανεις  ZeroFill(31 downto 8 ), ετσι ωστε να αποθηκευτει στον RF μονο το τελευταιο byte της εξοδου της μνημης.

[GkBlue]

Ερώτηση και εγω. Όταν λέει στην εντολή lb:  RF[rd] <- ZeroFill(31 downto 8) & MEM[RF[rs] + SignExtend(Imm)](7 downto 0) τι ακριβώς εννοεί με το ZeroFill(31 downto 8 ); Ποιό πράγμα κάνω zerFill; Τα υπόλοιπα 8 bits, τι έχουν, 1;

Ουσιαστικά σου λέει να κρατήσεις μόνο τα πρώτα 8 bit του MEM[RF[rs] + SignExtend(Imm)], αν το κάνεις όντως με λογικό & ναι 1 θα έχουν έτσι ώστε τα 24 MSB να μηδενιστούν και τα υπόλοιπα να κρατήσουν ότι τιμή είχαν εξαρχής.

Μπορεί κάποιος να με βοηθήσει πως να γίνει το testbench στο part 2 decode stage?
Πρεπει να κανουμε για ολα τα instr ενα ενα με το χερι?
Για την alu παλι το ιδιο ενα ενα με το χερι για ολες της περιπτωσεις?

sent from mTHMMY  

Μπορείς και να περάσεις τα δεδομένα για τις εντολές που μας δίνουν, αλλά νομίζω ότι εννοεί απλά να δοκιμάσεις εάν το module που έφτιαξες δουλεύει σωστά για όλες τις περιπτώσεις ακόμα και αυτές που πιθανώς δεν περίμενες. Εξαρτάται φυσικά από το πόσο εξονυχιστικός θες να είσαι στον έλεγχο σου. Γενικά εάν έχεις αρκετή εμπιστοσύνη στον εαυτό σου μπορείς να σκιπάρεις όλα τα ενδιάμεσα testbenchs και να το κάνεις μόνο για το τελικό σου module, προφανώς δεν είναι προτεινόμενο γιατί αν έχεις κάπου λάθος άντε να το βρείς
tl;dr Το testbench (στα ενδιάμεσα τουλάχιστον modules και όχι το τελικό) υπάρχει μόνο για να τεστάρεις ότι λειτουργεί σωστά αυτό που έφτιαξες.


Ξέχασα να συνδέσω το clock στο DECSTAGE και το ψαχνα κανα διβδόμαδο

[Caterpillar]

ναι να κανετε tests να βλεπετε οτι δουλευουν σωστα, στο τελος θα εινια πολυ δυσκολο να βρεθουν λαθη.

[Caterpillar]

Δεν θέλει σύνθεση, εκεί που ζητάει διαγράμματα, θέλει επεξεργασία της φωτο datapath.png, να βαλουμε καλωδιακια, εξαρτηματα κλπ.

[GkBlue]

Δεν θέλει σύνθεση, εκεί που ζητάει διαγράμματα, θέλει επεξεργασία της φωτο datapath.png, να βαλουμε καλωδιακια, εξαρτηματα κλπ.

Γενικά ειπώθηκε τίποτα άλλο γενικό σήμερα, πέρα απο αυτό; Το ξέχασα τελείως και δεν μπήκα

[Caterpillar]

Γενικά ειπώθηκε τίποτα άλλο γενικό σήμερα, πέρα απο αυτό; Το ξέχασα τελείως και δεν μπήκα

Λύθηκαν διάφορες απορίες , το σημαντικότερο που είπε είναι ότι πρέπει να έχουμε στην εξέταση της εργασιάς, η κάθε ομάδα από ένα δικό μας pc που να έχει το εργαλείο, τους κώδικες και τα συναφή. Η αναφορά θα πρέπει να κατατεθεί μετά την εξέταση στο elearning, μέχρι την κυριακη 23/1

[tzelilai]

Παιδιά. Κάτι είχε λεχθεί στο τελευταίο μάθημα αποριών ότι η εργασία που καλούμαστε να κάνουμε δεν απαιτεί να τρέχει σε έναν κύκλο η FSM αλλά σε πολλαπλούς. Μπορεί κάποιος να εξηγήσει τι σημαίνει ακριβώς αυτό και πώς μας βοηθάει να γίνει η εργασία πιο εύκολα;

[Kostas7gr]

Για το παρτ 2, το Β που αφορά το ifstage, πως γίνεται να επιστρέψω μια εξοδο σαν εισοδο ωστε να αυξανεται το pc σε καθε κυκλο του ρολογιου; Γιατι κατι δεν κανω σωστα. Αν καταλαβα σωστα το pc, σε καθε ακμη του κλοκ, αυξανεται. Εφτιαξα ενα  module που σε μια always αυξανει κατα 4 και ενα αλλο με 4+Immed. Εβαλα και το κομματι της IMEM. Οταν παω να τα ενωσω δεν λειτουργει οπως θα επρεπε.

[Caterpillar]

Για το παρτ 2, το Β που αφορά το ifstage, πως γίνεται να επιστρέψω μια εξοδο σαν εισοδο ωστε να αυξανεται το pc σε καθε κυκλο του ρολογιου; Γιατι κατι δεν κανω σωστα. Αν καταλαβα σωστα το pc, σε καθε ακμη του κλοκ, αυξανεται. Εφτιαξα ενα  module που σε μια always αυξανει κατα 4 και ενα αλλο με 4+Immed. Εβαλα και το κομματι της IMEM. Οταν παω να τα ενωσω δεν λειτουργει οπως θα επρεπε.

εκτος απο always,  μπορείς να χρησιμοποιειησεις την assign.

Ποια έξοδο θες να επιστέψεις ως είσοδο?  δεν νομίζω να χρειάζεται να κάνεις κάτι τέτοιο σε αυτό το στάδιο.

[Kostas7gr]

εκτος απο always,  μπορείς να χρησιμοποιειησεις την assign.

Ποια έξοδο θες να επιστέψεις ως είσοδο?  δεν νομίζω να χρειάζεται να κάνεις κάτι τέτοιο σε αυτό το στάδιο.

Σε καθε κυκλο ρολογιου δεν πρεπει να αυξανεται το pc; Ή σε κάθε νέα είσοδο; Αλλα για να γινει αυτο , η έξοδος του pc δεν πρέπει να παει σαν είσοδος σε αυτα που το κανουν +4 ή +4+immed και στην συνέχεια στον mux και αυτο να γινεται καθε φορα; Ή κατι καταλαβα λάθος;