THMMY.gr

Απορίες για την εργασία 2021-2022

για την υλοποιηση του αρχειου καταχωρητων θα πρεπει αν εχουμε πρωτα υλοποιησει τον απλο καταχωρητη, το Mux Και τον decoder ή τα mux,decoder θα προκυψουν απο τον κωδικα που πρεπει να γραφτει;

Παιδιά, βρήκα αυτ (https://verilogguide.readthedocs.io/en/latest/index.html). Φαίνεται αρκετά καλογραμμένο για να μάθεις τα βασικά.

Εαν καταλαβα την ερωτηση σου... τον απλο καταχωρητη θα πρεπει να τον εχεις σαν ξεχωριστο module σιγουρα αφου πρεπει να παραγεις 32 απο αυτους. Τον decoder kai MUX μπορεις να τους γραψεις και στο ιδιο αλλα προτεινω να τα εχεις σαν ξεχωριστα modules και να τα ενωσεις στο module του RF για να ειναι λιγο πιο clean.

Στο Register File εχω ενα θεμα με το writing, απο οτι εχω καταλαβει το timing του πραγματος ειναι λιγο off οποτε γραφει πραγματα σε λαθος καταχωρητες. Πχ αν του πω να γραψει συριακα data στους reg 1 εως 3 αυτο που προορζιταν για τον 1 παει στον 2 καπως ετσι, αλλα το κανει καθε παραλλο reg ειναι περιεργο και δεν εχω ιδεα γιατι γινεται, εχω τρελαθει. Αντιμετωπιζει κανεις τιποτα παρομοιο? 

μακάρι να είχαμε φτάσει μέχρι εκεί

ο Ταμπουρατζής ένα αρχείο .txt με άσσους και μηδενικά που είχε ανοίξει την μέρα που μας παρουσίασε την εργασία είχε πει ότι είναι είσοδοι για την ALU αυτά, αλλά δεν βλέπω να υπάρχει κάπου αυτό το αρχείο ?
ή πρέπει να κάνουμε μόνοι μας τις αρκετές περιπτώσεις που λέει ? 

Αυτο υπαρχει στο zip του part 3 μαζι με τον actual κωδικα που αντιπροσωπευει, τις περιπτωσεις που λεει ναι μονος σου πρεπει, αλλα pretty much για να δεις οτι δουλευει για ολα τα inputs κλπ ας πουμε, just testing δλδ.

εδιτ: υπαρχει και στο 2ο zip ενα αρχειο για την ROM για να τεσταρεις που ειναι απλα νουμερα απο 0 εως 31 ή κατι τετοιο

αν και δεν αντιμετοπιζω το ιδιο προβλημα(νομιζω τουλαχιστον), φαινεται σαν να εχεις καποιο θεματα ειτε στον αποκωδικοποιητη που εχεις δημιουργησσει ειτε στο πως δημιουργεις την εισοδο wren για καθε καταχωρητη(δηλαδη να γινεται and με τις εξοδους του αποκωδικοποιητη),εχεις ελεγξει αρχικα αν λειτουργει σωστα ο αποκωδικοποιητης;επισης  μπορεις να ελεγξεις  το πως δημιουργεις τα σηματα wren βαζοντας τα για εξοδους για δοκιμες,αυτο νομιζω οτι θα εκανα εγω αρχικα,ελπιζω να  βοηθανε αυτα που λεω

Ναι εχω δοκιμασει ξεχωριστα τον decoder και λειτουργει μια χαρα, και εχω επισης τεσταρει τα σηματα του wren & wren του καθε reg και δεν βλεπω κατι λαθος. Θα τα ξαναδοκιμασω βεβαια γιατι ποτε δεν ξερεις... ευχαριστω παντως!

ο καταχωρητής που θέλει, μόνο 3 γραμμές κώδικα πέρα απο τα input ..., output... θέλει για να γίνει ?

ε ναι δεν ειναι τιποτα, στο RF γινεται λγο πιο περιπλοκο

τον mux πρέπει να τον κάνουμε 32 σε ένα  ή να χρησιμοποίησουμε άλλους με λιγότερες εισόδους και να φτάξουμε έτσι τον 32:1 ?

εγώ απλώς όρισα έναν 32:1 κατευθείαν, ένα τεράστιο case ουσιαστικά για select απο 0 εως 31 που περνάει το αντίστοιχο Input

οκ, αυτό σκέφτηκα να κάνω και εγώ αλλά έψαξα λίγο και είδα ότι το κάνουν και με πολλα mux που έχουν λιγότερες εισόδους.

φαντάζομαι κατά την σύνθεση κάτι τέτοιο θα γίνεται τελικά... μπορεί και όχι ^dontknow^

τα αρχεία απο το vm πως μπορώ να τα κάνω κοινόχρηστα με τον υπολογιστή μου ?

για τον decoder 5 to 32 τι κάνατε ? πήρατε 32 assign ?
ή χρησιμοποιήσατε decoder 3 to 8 ?

Πρέπει να δημιουργήσεις ένα shared folder: https://carleton.ca/scs/tech-support/virtual-machines/transferring-files-to-and-from-virtual-machines/

στην ρητή αντιστοίχηση θυρών  που έκανε την πεμπτη αν έχω πχ .Dout(Out) οπου το Dout ειναι reg, και το Out το ορισω ως wire, μετά αυτό θα μετατραπεί σε reg?

Λογικα οχι θα παραμεινει wire και θα παίρνει συνέχεια τη τιμη που εχει ο reg, σκεψου οτι αυτα τα 2 τα συνδέεις, δεν ειναι σαν κλασικες συναρτησεις που πρεπει να ειναι του ιδιου τυπου μεταβλητη ας πουμε


εγω ακουλουθησα το παρακατω και τον εκανα με 3to8 και 2to4
https://www.youtube.com/watch?v=jL_f7VKuxAg

Β1 part 2, στο τεστ κάνω reset τον pc βγάζει το μηδενικά του στο pc_out, αλλά στο imem μου βγάζει σκουπίδια είτε για την πρώτη περίοδο ρολογίου είτε για την μισή περίοδο ρολογιού,  αν ξεκινήσω το ρολοι από το 1 ή αν ξεκινήσω το ρολόι από μηδέν αντίστοιχα,.και μετά δουλεύει κανονικά.

έχει κανείς να πει τι κάνουμε  σε αυτήν την περιπτωση που βγάζει χχχχ στην πρώτη/μιση πρωτη περίοδο ? Να αρχικοποιήσω το Instr αρχικά στο 0 ?

δεν ξερω κατα ποσο καταλαβα αυτο που κάνεις ή/και αυτό που ρωτάς, αλλα όταν κανεις ρεσετ πρέπει το "counter" να δείχνει 0 επομένως η ρομ να βγάλει την 1η γραμμή, που ειναι το instruction 0. Μεχρι και να κανεις ρεσετ έχουν νορμαλ τιμες τα καλώδια σου κλπ αρα μου φαίνεται περίεργο να βγάζει Χ. Αλλα τελος πάντων, δεν ξερω αν μας ενοχλούν και τοσο τα Χ εν τέλει

Για το παρτ1 στο Β2, πρεπει να δημιουργησουμε, πέρα απο το register, τον decoder και το mux σε διαφορετικά modules; Αυτο γινεται σε ένα αρχείο(ίδιο source); (Γιατί δεν ξέρω πως να καλέσω κατι από κάπου αλλού. :'()Δηλαδή 3 modules και ένα module που κάνω το κύκλωμα που ζητάει;

εγώ τα έκανα σε διαφορετκά modules, δες τι να κάνεις διαλεξη 11 Παράδειγμα Ρητής Αντιστοίχισης Θυρών δες και θα το καταλάβεις.

ξερω γω βάζεις μέσα στο τελικό module mux mux1(.In1(μπλα μπλα) .......);
Αν δεν καταλάβεις κάτι ξανα ρώτα.

Καλά Χριστούγεννα!

τον καταχωρητές πρέπει να τους αρχικοποιούμε στο μηδέν ή όχι ? δηλ να βάζουμε initial dout = 0 μέσα στο module του καταχωρητή?

 Part 2 Γ λέει κάπου
Μία μονάδα που δέχεται σαν είσοδο τα 16 bits που αποτελούν το immediate μιας
εντολής και το μετατρέπει σε ένα σήμα 32 bits επιλέγοντας αν θα γίνει αριστερή
ολίσθηση του immediate κατά 2 ή όχι, και επίσης αν θα γίνει zero-filling ή signextension του immediate προκειμένου να μετατραπεί σε 32 bit.

δεν έχω καταλάβει πια είναι η συνθήκη για να γίνει αριστερή ολίσθηση κατά 2 ? και πια είναι η συνθήκη για να γίνει zero-filling ή signextension ?

Λογικά δεν εχει και πολύ σημασία, εκτος εαν εχει γινει κάποιο λάθος, δεν θα δεις ποτε το περιεχόμενο του reg πριν βαλεις εσυ κατι μέσα. Οπότε το αφήνεις να εχει οτι έχει

Δες στο pdf τι γίνεται ανάλογα την εντολή, σε κάποιες θέλεις να κ αεις zero fill σε οσες ειναι περι branching θες να κανεις shift κλπ

Ευχαριστώ πολύ για την βοήθεια. Οπότε θα τα βάλω όλα στο ίδιο αρχείο, απλά σε διαφορετικά modules, το ένα κάτω από το άλλο.

Χρόνια πολλά!

Στο ίδιο αρχειο .v νομίζω μπορείς να κάνεις μόνο ένα module. Αυτό που έκανα εγώ ήταν να κάνω τα μπιχλιμπίδια σε διαφορετικά  modules (δθαφορετικα αρχεια .v) και  τα εβαζα σε αλλο αρχειο module ( .v) πχ στο αρχείο RF.v  εβαλα με τον τροπο που είπα παραπάνω 2 mux , 1 decoder  
32 registers και δεν θυμαμαι τι αλλο ειχε.

Σε αυτό το στάδιο η συνθήκες χρειάζοντε? ή να κάνω ένα mux 2 to 1, να βάλω στην μια είσοδο το σήμα με zero-filling στην άλλη signextension, και να επιλέγω με 0 ή 1 τι θα βγαίνει στην έξοδο?
και μετά ίσως πάλι με ένα 2ο mux την έξοδο του 1ου την κάνω ή δεν την κάνω αριστερή ολίσθηση κατά 2 ? ή λέω βλακείες ?

Οποτε κανω (ας πουμε οτι εχουμε πχ. 5) 5 διαφορετικα αρχεια .v και στο κaθενα φτιαχνω το αντιστοιχο module. Και στο τελος τα καλω ολα στο module(arxeio .v)  του  RF. Αν καταλαβα σωστα... Επισης τα διαφορετικα αρχεια τα δημιουργω με  project -> new source;

Ναι.

μέσα στο ίδιο project τα κάνεις όλα,
 αρχείο .v μέσα σε ένα project κάνεις με πατάς πάνω στο project -> δεξί κλικ ->new source και συνεχίζεις κατά τα γνωστά.

κανείς αυτό?

Τα είχα όλα στο ίδιο source. Θα δοκιμάσω με διαφορετικά sources και θα ενημερώσω ξανά αν χρειαστεί κάτι άλλο. Ευχαριστώ πολύ πάντως για την βοήθεια και πάλι!

Μπορείς να βαλεις οσα modules θες σε ενα αρχείο δεν υπαρχει κάποιος περιορισμός


εε νομίζω στην τελική το ίδιο θα είναι, αντι να κάνεις εκει τον έλεγχο κλπ θα τον κάνεις αλλού. Οπότε οτι σε βολεύει περισσότερο

τα κάναμε όλα απο το part2, τις πράξεις που δεν κανει η alu μπορεί κάποιος να μου πει ένα παράδειγμα πως θα τι κάνω ?

πχ RF[rd] <-RF[rs] + SignExtend(Imm) τι πρέπει να γράψω για να γίνει αυτήν η πράξη? βασικά τι είναι το RF[rd] τι είναι το RF[rs] ?

δεν θα την κανει η alu αμεσα, θα κανει πχ εδω την προσθεση η alu Που θα πρεπει να φροντισειςνα εχει τις καταλληλες εισοδου,μεσω των σωστων σηματων ελεγχου κατα την σχεδιαση του controller( fsm).rd ειναι ενα τμημα της εντολης, που δειχνει τον καταχωρητη εγγραφης r destination(λογικα απο το destination), rs καταχωρητης αναγνωσης r source(λογικα και παλι source)

στο part3 βάλατε κανέναν επιπλέον καταχωρητή ανάμεσα στις βαθμίδες για να κρατήσετε κάποιο σήμα? αν ναι που?

Στο part2, στο ερώτημα Γ, για το σχεδιασμό της μονάδας που επιλέγει αν θα γίνει zero-filling ή sign extension κλπ, χρησιμοποιήσατε και άλλες εισόδους? Το opcode δεν το χρειαζόμαστε εκεί?

νομιζω το opcode αρκει

ναι χρησιμοποιήσαμε και το opcode, σαν είσοδο.

για την fsm βρήκα αυτό που είναι παρόμοιο με το δικό μας https://www.csd.uoc.gr/~hy225/05a/ex11_fsm.pdf
ψιλοβασιστηκα στον κώδικα που δίνει προσθεσα/αφαίρεσα πραγμαρα,αλλά δεν δουλεύει σωστά, γιατί κάποιες καταστάσεις έρχονται ενώ έχει αλλάξει  το Instr και γίνεται χαμούλης μετά από κάποιες εντλές, τι μπορώ να κάνω για αυτό για να κρατηθεί σταθερή η είσοδος καθώς αλλάζουν οι καταστάσεις? να βάλλω καταχωρητή να κρατήσω σταθερά κάποια σήματα ? αλλά που να τον βάλλω τον καταχωρητή δεν ξέρω

εγω προς το παρων το εχω πατενταρει λιγο κανοντας enable τον PC καθε 10tu, οποτε να εχει τελειωσει οποιαδηποτε διεργασια και να ειναι ετοιμο για την επομενη εντολη

για να μην γινεται αυτο νομιζω θα πρεπει να μην αλλαζει ο PC σε ακυρα σημεια,ελεγξε οτι δεν εχει το PC_ldEN ενεργοποιημενο σε ακυρες στιγμες,γιατι σε αυτη την περιππτωση καθε φορα που θα σου βαραει το ρολοι θα αλλαζει το pc αρα και η εντολη

εντομεταξυ αυτο φανταζομαι θα μας το δειξει καποια στιγμη ο παυλιδης ε; Γιατι εγω δεν ειχα ιδεα και το εκανα σαν μπαγλαμας μεχρι στιγμης, και τωρα που το διαβασα μου ανοιξαν τα ματια

ναι στο τελευταιο μάθημα (εν το μεταξυ εκεινη την μερα θα εξεταζομαστε στην εργασια),
 θυμίστε μου να ανεβάσω αύριο και τις περσινές του διαφάνειες με την fsm του παυλίδη από τα ψηφιακά 2, αν και η fsm απο το πανεπιστημιο κρητης ειναι πιο κοντα στην εργασια.

διαφάνειες από τα περσινά ψηφιακά 2 με παυλίδη για fsm

αυτό πως θα το κάνω, αν δεν κάνω το σήμα pc_Ld_en = 1 στο pc ? γιατί βλέπω στο programm.txt που έχει 3 nop στην σειρά δεν έχουμε άυξηση στο pc όταν έχουμε nop, πως θα διαβάσω την επόμενη εντολή αν δεν αλλάξει το pc?

Θα πρέπει να αλλάξει ο pc, εαν εχεις nop αυξάνει κατα 4 κατευθείαν. Αν παρατηρήσεις πάντως δεν χρειάζεται να κάνεις κάτι (ετσι νομίζω τουλάχιστον), ήδη διαχειρίζεσαι εντολή τέτοιου τύπου. Βέβαια ετσι θα ενεργοποιεις σήματα ελέγχου που δεν θέλει αυτός

έκανα πατέντα τα μηδενικά να ενργοποιούν μόνο το pc_Ld_en, τελικά, και όχι τα υπόλοιπα.

τα σήματα που θα τσεκάρουμε τα έχετε βάλλει σαν εξόδους για να τα βλέπετε στην προσομοίωση? ή χρησιμοποιήται τα $display() που δεν έχω δει ακόμα πωε δουλεύουν?

Εγώ το $display() το χρησιμοποιώ για να τσεκάρω τα εσωτερικά σήματα ενός module που δεν τα έχω έξοδο, σαν την printf στην C είναι

και αυτό που το βάζουμε στο module ή στο test bench ?

Στο testbench, αφού έχει να κάνει με το simulation (τώρα αν μπορείς να το βάλεις και στο module με κάποιον τρόπο δεν ξέρω)

οπουδηποτε μπορεις, αρκει να ειναι μεσα σε ενα always/initial block, υπαρχει και το $monitor που ειναι παρομοιο απλως αντι να εμφανιζει την τιμη συνεχεια την εμφανιζει μονο οταν αλλαζει. Επιπλεον το $time επιστρεφει την χρονικη στιγμη οποτε μπορεις να το βαλεις στο display για να ξερεις ποτε εγινε αυτο που εγινε

Ερώτηση
Τις εντολές με Opcode με !=100000 που τις υλοποιούμε; Στο DECODE μέρος; Αν ναι, τότε πώς θα κάνουμε την εντολή 000000 και 000001 που χρειάζεται να ξέρουμε και τι παίζει με το PC?

σε πολλά και διάφορα μέρη, θα κάνουμε την εντολή 000000 και 000001 ως εξής θα χρησιμοποιησουμε το decode, με εξοδους RF_A και RF_B το RF_A ειναι το RF[rt] και το RF_B  είναι το RF[rd] (δίνεις RF_B_sel = 1), μετά τα πας στην alu_stage, βαζεις να επιλεξει το mux το RF_B κάνεις αφαίρεση, αν το zero που εβαλες στην allu ειναι 1 πράτεις κατάλληλα, αν είναι μηδεν παρομοίως. Και τη εννοώ κατάλληλα πας στο if_stage και βαζεις το καταλληλο sel στo mux και δίνεις enable.

απλά εσύ στο decode κάνε κάπως τις πράξεις που θέλουν να βάζεις άσσους και μηδενικά, στο immed ανάλογα με το opcode που θα έρχεται.
κατι παρομοιο θα χρειαστεί να κάνεις και στην έξοδο της ram για τις εντολές sw,sb,lb,lw .


E αυτά για που θα δινεις τα καταλληλα sel, enable, func στην alu θα τα κανεις στην fsm part3.

εδώ τι διάγραμμα θέλει? παίρνουμε την ζωγραφική και του συμπληρώνουμε κουτάκια και καλώδια στην εικόνα datapath.png που έχει ?

ή θέλει φωτογραφία από το schematic της προσομοίωσης?

αν τερματισεί ο pc , μετά πρέπει να τον κάνω να ξεκινά από το 0 η όλη διαδικασία ? και να ξαναγίνονται όλες οι εντολες στον επεξεργαστή μου?

ε το schematic σίγουρα αφού κάνεις την σύνθεση


λογικά όχι, αφού περάσει και ολα τα μηδενικά κανονικά και ο counter παει πανω απο 1024 λογικά θα αρχίσει να διαβάζει παλι απο την αρχή στην rom ετσι κι αλλιώς, οποτε αν αφήσεις αρκετή ωρα το Simulation θα παει παλι απο την αρχή. Νομιζω δεν μας απασχολεί καθόλου όμως

ρε σεις πως κάνω extract σε φωτό από αυτό το κολοκύθι το schematic?

αν παω file print, μου λεει να σεταρω τον printer, πως σετάρουμε να το βγάλει κάτι τέλος πάντων σε φωτο,ή pdf?

ο ταμπουρατζής είχε πει νομίζω όταν μας έδειχνε το εργαλείο ότι δεν θα έχει στην εργασία να κάνουμε σύνθεση, μόνο μέχρι το στάδιο με της κυματαμορφες νομίζω είχε πει ότι θα πάμε στην εργασια. το θυμάται και κάποι@ αλλ@?

και γω κατι τετοιο θυμαμαι

μονο σε μενα αφηνει ασυνδετα κομματια του datapath?για να κανω συνθεση το processor αφαιρω αναγκαστικα το ρολοι που δεν ειναι συνθεσιμο και τοτε επειδη κανει απλοιποιησεις τα αφηνει ασυνδετα,ενω σε testbench φαινεται να λειτουργει,ειχε κανενας το ιδιο θεμα;

δεν ξέρω, χθες εμένα δεν μου έκανε σύνθεση γιατί σε κάποιο always μπλοκ είχα μέσα <= και =,
δεν νομίζω να θέλει σύνθεση, αφού είχε πει ότι δεν θέλει. μάλλον καμιά ζωγραφιά θα θέλει με τις καταστάσεις της fsm, και τα κουτάκια συνδεδεμένα.
θα το ρωτήσουμε την Τρίτη καλού κακού.

Βασικα εγω σημερα τα περασα στο Xilinx, γιατι δεν μπορουσα να δουλεψω ολη την εργασια σε αυτη την απαρχαιομενη σαπιλα, και το control δεν με αφηνει να το συνθεσω καν γιατι δεν εχω το απαραιτητο Licence για την συγκεκριμενη αρχιτεκτονικη!? Οποτε δεν ξερω καν πως ακριβως θα του το δειξω, δεν καταλαβαινω και την αξια του schematic απο το datapath γιατι ειναι απλα 4 modules που συνδεονται μεταξυ τους pretty much.


edit: Επίσης για την αναφορα λεει:
τι ακριβως εννοει με το "ολες τις περιπτωσεις"; Για ολες τις εντολες που μας δινουν στο αρχειο;

Μπορεί κάποιος να με βοηθήσει πως να γίνει το testbench στο part 2 decode stage?
Πρεπει να κανουμε για ολα τα instr ενα ενα με το χερι?
Για την alu παλι το ιδιο ενα ενα με το χερι για ολες της περιπτωσεις?

Νομίζω πως ναι. Αντιγραφή επικόλληση τα instructions από το αρχείο. Αυτό έκανα εγώ τουλάχιστον και επειδή τεμπέλιασα όχι για όλα τα instructions προφανώς  ::)

Ερώτηση και εγω. Όταν λέει στην εντολή lb:  RF[rd] <- ZeroFill(31 downto 8) & MEM[RF[rs] + SignExtend(Imm)](7 downto 0) τι ακριβώς εννοεί με το ZeroFill(31 downto 8 ); Ποιό πράγμα κάνω zerFill; Τα υπόλοιπα 8 bits, τι έχουν, 1;

κανε ενα δύο περιπτώσεις για Instr οτι να ναι, παιξε και με τα αλλα σηματα , δες οτι δουλευει σωστα και πηγαινεπαρακατω, τουλάχιστον αυτό εκανα.


screenshot τις κυματομορφες για ολες τις εντολες, που εχει στο rom.data, ε για τα μηδενικα του βγαλα μονο ενα, καπου στα 30 μου βγηκαν χθες που το εκανα.

Αυτην η εντολη αποθηκευει στον RF στο καταχωρητη rd, το περιεχομενο της μνημης στην διευθηνση RF[rs] + SignExtend(Imm), αλλά το περιεχομενο της πριν το αποθηκευσεις στον καταχωρητη θα το κανεις  ZeroFill(31 downto 8 ), ετσι ωστε να αποθηκευτει στον RF μονο το τελευταιο byte της εξοδου της μνημης.

Ουσιαστικά σου λέει να κρατήσεις μόνο τα πρώτα 8 bit του MEM[RF[rs] + SignExtend(Imm)], αν το κάνεις όντως με λογικό & ναι 1 θα έχουν έτσι ώστε τα 24 MSB να μηδενιστούν και τα υπόλοιπα να κρατήσουν ότι τιμή είχαν εξαρχής.

Μπορείς και να περάσεις τα δεδομένα για τις εντολές που μας δίνουν, αλλά νομίζω ότι εννοεί απλά να δοκιμάσεις εάν το module που έφτιαξες δουλεύει σωστά για όλες τις περιπτώσεις ακόμα και αυτές που πιθανώς δεν περίμενες. Εξαρτάται φυσικά από το πόσο εξονυχιστικός θες να είσαι στον έλεγχο σου. Γενικά εάν έχεις αρκετή εμπιστοσύνη στον εαυτό σου μπορείς να σκιπάρεις όλα τα ενδιάμεσα testbenchs και να το κάνεις μόνο για το τελικό σου module, προφανώς δεν είναι προτεινόμενο γιατί αν έχεις κάπου λάθος άντε να το βρείς
tl;dr Το testbench (στα ενδιάμεσα τουλάχιστον modules και όχι το τελικό) υπάρχει μόνο για να τεστάρεις ότι λειτουργεί σωστά αυτό που έφτιαξες.


Ξέχασα να συνδέσω το clock στο DECSTAGE και το ψαχνα κανα διβδόμαδο

ναι να κανετε tests να βλεπετε οτι δουλευουν σωστα, στο τελος θα εινια πολυ δυσκολο να βρεθουν λαθη.

Δεν θέλει σύνθεση, εκεί που ζητάει διαγράμματα, θέλει επεξεργασία της φωτο datapath.png, να βαλουμε καλωδιακια, εξαρτηματα κλπ.

Γενικά ειπώθηκε τίποτα άλλο γενικό σήμερα, πέρα απο αυτό; Το ξέχασα τελείως και δεν μπήκα

Λύθηκαν διάφορες απορίες , το σημαντικότερο που είπε είναι ότι πρέπει να έχουμε στην εξέταση της εργασιάς, η κάθε ομάδα από ένα δικό μας pc που να έχει το εργαλείο, τους κώδικες και τα συναφή. Η αναφορά θα πρέπει να κατατεθεί μετά την εξέταση στο elearning, μέχρι την κυριακη 23/1

Παιδιά. Κάτι είχε λεχθεί στο τελευταίο μάθημα αποριών ότι η εργασία που καλούμαστε να κάνουμε δεν απαιτεί να τρέχει σε έναν κύκλο η FSM αλλά σε πολλαπλούς. Μπορεί κάποιος να εξηγήσει τι σημαίνει ακριβώς αυτό και πώς μας βοηθάει να γίνει η εργασία πιο εύκολα;

Για το παρτ 2, το Β που αφορά το ifstage, πως γίνεται να επιστρέψω μια εξοδο σαν εισοδο ωστε να αυξανεται το pc σε καθε κυκλο του ρολογιου; Γιατι κατι δεν κανω σωστα. Αν καταλαβα σωστα το pc, σε καθε ακμη του κλοκ, αυξανεται. Εφτιαξα ενα  module που σε μια always αυξανει κατα 4 και ενα αλλο με 4+Immed. Εβαλα και το κομματι της IMEM. Οταν παω να τα ενωσω δεν λειτουργει οπως θα επρεπε.

εκτος απο always,  μπορείς να χρησιμοποιειησεις την assign.

Ποια έξοδο θες να επιστέψεις ως είσοδο?  δεν νομίζω να χρειάζεται να κάνεις κάτι τέτοιο σε αυτό το στάδιο.

Σε καθε κυκλο ρολογιου δεν πρεπει να αυξανεται το pc; Ή σε κάθε νέα είσοδο; Αλλα για να γινει αυτο , η έξοδος του pc δεν πρέπει να παει σαν είσοδος σε αυτα που το κανουν +4 ή +4+immed και στην συνέχεια στον mux και αυτο να γινεται καθε φορα; Ή κατι καταλαβα λάθος;

ναι παίρνεις την έξοδο του pc την βάζεις στους αθροιστές, οι εξοδοι των αθροιστων πανε στο mux, εκεί επιλέγεις ποιο θα μπει στο pc.

το pc ειναι ενας καταχωρητής οπότε αυξάνεται σε κάθε θετική ακμή ρολογιού. για να αυξηθεί πρέπει να χεις κάνει και enable = 1 , μήπως είναι αυτό το πρόβλημα?

ή μήπως δεν το κάνεις reset για να μηδενισει αρχικά ?

Το enable το έχω στο 1. Η αλήθεια όμως δεν κάνω ρισετ στην αρχή του simulation. Ίσως να φταίει αυτό; Αν και δεν νομίζω να το προκαλεί αυτό θα το δοκιμάσω και θα στείλω πάλι... Κάπου αλλού πρέπει να γίνεται το λάθος επειδή ορίζω ίδιο wire σαν είσοδο στην αρχή του mux και πιο κάτω το βάζω ίσο με την έξοδο από αυτό που κάνει +4 κτλ ... Και μήπως έτσι δεν ξέρει ποια τιμή να πάρει;

Όταν λες δεν λειτουργεί, τι πρόβλημα σου βγάζει;

Δεν βγάζει κάποιο ερορ. Απλά η έξοδος βγάζει Χ. Αν κάνω ρισετ μου βγάζει την 2η εντολή της rom.
Επίσης το PC πρέπει να αυξάνεται για κάθε περίοδο του κλοκ ή κάθε φορά που βάζουμε νέο pcimmed; Και αυτό που μπαίνει αρχικά στον mux είναι 0 ή 4; Δηλαδή το 4 προστίθεται από την αρχή ή στην 2η περίοδο;

Το PC αυξάνεται σε κάθε θετική ακμή του clock κατά 4, εκτός αν έχεις βάλει immediate, οπότε αυξάνεται κατά 4 + immediate << 2. Αρχικά στον mux μπαίνει το 0, δηλαδή ξεκινάς απ'την πρώτη εντολή της ROM.

Αν η έξοδος σου βγάζει Χ, είναι πολύ πιθανό να μην έχεις αρχικοποιήσει τον PC. Θα σου πρότεινα να τον δοκιμάσεις μόνο του χωρίς όλα τα υπόλοιπα για να δεις ότι όντως δουλεύει, και να δεις αν το πρόβλημα βρίσκεται στον PC σου ή στον τρόπο που τον έχεις συνδέσει με τα υπόλοιπα.

το wire αυτό το πράγμα κάνει, ένα καλώδιο είναι, συνδέει μια έξοδο με μια είσοδο, γενικά συνδέει πράγματα.

τα χχχχ είναι ξεκάθαρο θέμα αρχικοποίησης νομίζω, όπως είπε και η Black Velvet

στο τελευταίο μάθημα αν δεις τις διαφάνειες, έχει δείξει πλέον πως να κάνεις καταχωρητή, πως βάζεις το reset κλπ.

Θα τσεκαρω αν είναι τον καταχωρητή pc μήπως φταίει αυτός. Αλλά δούλευε κανονικά όταν έβαζα ένα wire ίσο με μηδέν. Όμως τότε κάθε φορά το pc μηδενιζοταν και ξεκινούσε από την αρχή...

Στο part 3, στην εντολή lui, πώς ακριβώς θα γίνει το left shift κατά 16 απ'την ALU; Μπορούμε να προσθέσουμε δικές μας έξτρα πράξεις στην ALU;

εγώ δεν χρησιμοποόησα καν την alu για αυτό, έκανα άλλο μπιχλιμπιδι που κάνει shift κατα 16, ή οτι τελος παντων θελει η εντολη αυτην. Γενικά νομίζω οτι μπορούμε να κάνουμε οτι θελουμε αρκει να δουλεύει.

Ναι αλλά μετά πώς το γράφεις στο register file; Αφού το data in του register file θα είναι είτε ALU_out είτε MEM_out

όπως ακριβως γράφω και το li.

 βασικά για την lui τώρα που το σκέφτομαι προσθεσα την πατεντα αλλά έκανα την εξοδο της πατεντας, να περνάει με καποιον τροπο μέσα από την allu.

παντως την lui δεν την εχω δοκιμασει αν δουλευει γιατι δεν την ειχε στο rom.data, θα την δοκιμασω αργοτερα να δω τι γινεται.

Και εγω την επεξεργάστηκα πριν την περασω απο ALU. Aπο την στιγμη που το $rs ειναι μηδεν αρα και το RF_A ειναι μηδεν μπορεις να το περασεις σαν προσθεση στην ALU, οποτε θα βγαλει 0 + οτι εχεις κανει για το lui

Ερώτηση. Στο pdf ζητάει κυματομορφές προσομοίωσης. Εγώ όμως εκτυπώνω τα αποτελέσματα των καταχωρυτών απλά. Είχε πεί ότι και αυτό αρκεί, θυμάμαι καλά;

ναι  έτσι είχε πει.

νομίζω ότι μόλις βρήκα πως μπορούμε να βγάλλουμε στις κυματομορφές της προσομοίωσης τα εσωτερικά σήματα πχ το τι εχουν οι καταχωρυτές,

βάζουμε στο test bench επιπλέον 32bit καλώδια,  τα ονομάζουμε όπως θέλουμε πχ Rout

έστω οτι έχουμε ονομάσει το τελικό module sdok μέσα στο οποίο υπάρχει το module decode και μέσα στο decode το module RF και έστω ότι οι έξοδοι του ενος καταχωρητη είναι Registerout
uut είναι το test bench του module sdok

 και γράφουμε
assign Rout = uut.decode.RF.Registerout; και μας βγάζει την κυματορφή του ενός καταχωρητή, αν το κάνουμε 32 φορές αυτό αλλά για τις αντίστοιχες εξόδους θα μας βγάλει για όλους τους καταχωρητες.

Μπορούμε να εξεταστούμε κανονικά στη εργασία πριν παραδόσουμε την εργασία; Γιατί δεν ξέρω αν προλαβαίνω μέχρι την τετάρτη να φτιάξω τα πάντα.

πρέπει να έχεις ολοκληρώσει τον κώδικα πριν εξεταστείς, μόνο την αναφορά μπορείς να αφήσεις, μέχρι τις 28

Πρέπει να τον παραδώσω κιόλας μέχρι την τετάρτη τον κώδικα;

νομίζω όχι αλλά πάνω στον δικό σου κώδικα εξετάζεσαι, φαντάζομαι πρέπει να του δείξεις τι έκανες και θα ρωτήσει κάποια πράγματα πάνω σε αυτά. Όποτε εάν δεν είναι ολοκληρωμένος δεν ξέρω τι θα σου πει...πάντως δεν υπάρχει κάπου για να παραδώσουμε κώδικα πριν τις 28, μόνο η κατάθεση της αναφοράς είναι ανοιχτή

Παιδιά. Στο τελευταίο meeting μας τόνισε ότι θα χρειαστεί να προσέξουμε να βάλουμε καταχωρητές κτλ στο datapath γιατί το περιεχόμενο τους θα χρειαστεί κάποια άλλη στιγμή. Για ποιά σήματα συμβαίνει αυτό γιατί μέχρι στιγμής δεν μου έχει έρθει κάτι.

νομίζω εξαρτάται το που θα βάλλεις καταχωρητή από την fsm που θα κάνεις, κάνε πρώτα την fsm , ενωσε την με το datapath και αναλόγος τα προβλήματα που θα έχεις ( χάνεις σήματα) μπορει να βάλλεις καταχωρητη ή οτι αλλο μπορει να σκεφτεις. εγω ξεκινησα χωρις κανεναν καταχωρητη, δημιουργηθηκε καπου προβλημα, εβαλα εναν καταχωρητη, μετα δημιουργηθηκε αλλο προβλημα εβαλα αλλη πατεντα, κλπ εξαρταται απο το πως δουλευει η fsm.

Το σήμα που πιθανότα θα χάνεις είναι ένα με λίγα λόγια το μακρινάρι με τα 32bit. Ο ταμπουρατζης νομιζβ ελεγε οτι θα χρειαστει να κρατησουμε ενα τμημα του.

Έχω το εξής πρόβλημα. Είμαι στην add $17, $17, $17 -- $17 = 14 (PC = 76), και στην IF μου όταν φεύγει αυτή η εντολή αναεώνω το PC = 80. Όταν τώρα το PC = 80, βγαίνει η εντολή brnach από την IF και το PC, επειδή ακόμα δεν έχει γίνει PC_sel = 1 για να κάνω την PC = PC + 4 + Immed, γίνεται  PC = PC + 4, δηλαδή το PC γίνεται 84. Τελικά όταν γίνει το PC _sel = 1, γίνεται η PC = PC +  4 + Immed και με πετάει στο PC = 100 αντι για  PC = 96. Μπορεί να καταλάβει κανείς πώς το διορθώνω αυτό;

εννοείς δηλαδή αντί για PC = PC + 4 +  Immed να κάνω PC = PC + Immed απλά; Αυτό δεν θα δουλέψει σωστά γιατί εάν σε πετάξει σε άλλη branch το +4 χρειάζεται.

μμμ μετα αν θυμαμαι καλα παλι branch μου πεταει , και θυμαμαι οτι το εχψ κανει να δουλευει σωστα με αυτο το -4, θα το δω οταν θα παω σπιτι.

Σε αυτες τις 3 εντολες εχει πεσει η πατεντα της πατεντας μεχρι να δουλεψουν σωστά .

Ναι αυτό ειναι, αν ερθει μετά πάλι branch θα έχεις πάλι το +4 απο την if, ομως παλι δεν θα εχεις προλαβει να αλλαξει το sel, και θα αυξηθει οταν αλλαξει το sel  ξανα +4 , το ενα 4 θα αφαιρεθει και γίνεται σωστο το pc

Για να κρατάτε σταθερό το Instr μέχρι να γίνουν όλες οι καταστάσεις που πρέπει χρησιμοποιήσατε καταχωρητή?

Εμένα προσωπικά φαίνεται να δουλέυει σωστά ο "επεξεργαστής" χωρίς να βάλω καταχωρητές που θα κρατούσαν παλιώτερες τιμές. Βέβαια, με τόσα πειράγμα που έχω κάνει, ειδικά στο sensitivity list των always Block δεν ξέρω τι έφτιαξε τι. Τέλος πάντων, ευχαριστώ την ομάδα για την βοήθεια όπου χρειάστηκε. :D

Ουτε εγω εχω βαλει καποιον, ή ετσι νομιζω τουλαχιστον :ρ, απλα εχω αλλαξει καποια modules να δουλευουν στα falling edges του clock και κατι πειραγμαατα στην fsm κλπ

Αφήνω εδώ αυτό το βίντεο για όσους ασχοληθούν επόμενες χρονιές και έχουν πρόβλημα με το κατέβασμα του ISE, εμένα με βοήθησε πολύ https://www.youtube.com/watch?v=VMEIPCjqinA