[Σχεδίαση Συστημάτων VLSI] Απορίες σχεδιαστικής εργασίας - Ψηφιακή Σχεδίαση

[Thmmy.gr portal]

  Thmmy.gr portal
   Forum
   Downloads
   Ενεργ. Λογαριασμού
   Επικοινωνία
  
  Χρήσιμα links
   Σελίδα τμήματος
   Βιβλιοθήκη Τμήματος
   Elearning
   Φοιτητικά fora
   Πρόγραμμα Λέσχης
   Πρακτική Άσκηση
   Ηλεκτρονική Εξυπηρέτηση Φοιτητών
   Διανομή Συγγραμμάτων
   Ψηφιακό Καταθετήριο Διπλωματικών
   Πληροφορίες Καθηγητών
   Instagram @thmmy.gr
   mTHMMY
  
  Φοιτητικές Ομάδες
   ACM
   Aristurtle
   ART
   ASAT
   BEAM
   BEST Thessaloniki
   EESTEC LC Thessaloniki
   EΜΒ Auth
   IAESTE Thessaloniki
   IEEE φοιτητικό παράρτημα ΑΠΘ
   SpaceDot
   VROOM
   Panther
  

THMMY.gr Web

Helios_MultiScribbles2SMF Default ThemeSMFone_Blue

[Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads]

Είσαι πρωτοετής;... Καλώς ήρθες! Μπορείς να βρεις πληροφορίες εδώ. Βοήθεια για τους καινούργιους μέσω χάρτη.

Κατεβάστε εδώ το Android Application για εύκολη πρόσβαση στο forum.

Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads με προσοχή στα ονόματα των αρχείων!

[ονόματα των αρχείων]

Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads

με προσοχή στα ονόματα των αρχείων!

[Leo_Paranoid]

Όσοι κάνατε σήμερα το εργαστήριο ψηφιακής σχεδίασης, να ξέρετε, ότι ξέχασα να σας πω κάτι.
Αφορά τον encounter. Όταν τελειώνουμε με το layout πρέπει να κάνουμε και verify. Δεν το κάναμε,
αλλά μπορείτε να το βρείτε στο tutorial.

Ότι απορίες έχετε να τις ανεβάζετε εδώ και θα προσπαθώ να τις απαντάω όσο πιο σύντομα γίνεται.

[c0ndemn3d]

Η υλοποίησή μας περνάει τα verify που έχει το tutorial, αλλά παρουσίασε κάτι errors σε άλλα verify, τα οποία δεν βρίσκονται στο pdf (δηλαδή ένα άσχετο που τρέξαμε καταλάθος έβγαλε ένα σφάλμα - δυστυχώς ξέχασα ποιο, κάτι με μια συντομογραφία ήταν). Να το αγνοήσουμε;

[Jim D. Ace]

νομιζω ο χατζο ειχε πει οτι μαλλον δεν θα καταφερουμε να κανουμε Verify ολα τα τεστς περα απο καποια βασικα
τα υπολοιπα θελουν κι αλλη δουλεια νομιζω

[Leo_Paranoid]

Εμένα με ενδιαφέρει να έχετε σωστά το geometry και το wiring. Τα υπόλοιπα μην τα κοιτάξετε

[Leo_Paranoid]

Για την εργασία θα χρειαστώ τον κώδικα της vhdl, testbench και μερικά screenshots σε pdf. Μη μου στείλετε κανένα άλλο αρχείο.

[nohponex]

Για την εργασία θα χρειαστώ τον κώδικα της vhdl, testbench και μερικά screenshots σε pdf. Μη μου στείλετε κανένα άλλο αρχείο.

Embeded όλα στο ίδιο .pdf;

[Leo_Paranoid]

Όλα μέσα!!!

[Μεταλλαγμένη Πάπια]

To testbench με τι λογική το γράφουμε; Εγώ πχ θέλω μόνο ένα clock με περίοδο 1sec να πηγαίνει σε ένα module που έχω γράψει (verilog). Πώς το κάνω αυτό;
Έχω διαβάσει αυτό, αλλά δεν πολυκαταλαβαίνω
https://people.ece.cornell.edu/land/courses/ece5760/Verilog/LatticeTestbenchPrimer.pdf

[Grecs]

To testbench με τι λογική το γράφουμε; Εγώ πχ θέλω μόνο ένα clock με περίοδο 1sec να πηγαίνει σε ένα module που έχω γράψει (verilog). Πώς το κάνω αυτό;
Έχω διαβάσει αυτό, αλλά δεν πολυκαταλαβαίνω
https://people.ece.cornell.edu/land/courses/ece5760/Verilog/LatticeTestbenchPrimer.pdf

module mycircuit_tb ();
.......  
reg clk, rst;   //πρεπει να δηλωσεις reg οτιδηποτε σεταρεις τιμες σε τεστ
...........
wire output1;
wire output2;
............

mycircuit DUT(      // δηλωνεις το design under test δηλαδη το module που σχεδιασες και feedareis sta input το clk το rst και οτιδηποτε αλλο εχεις σαν εισοδο μη ξεχασεις τα output να τα δηλωσεις wire πιο πριν
......
.clk(clk)
.rst(rst)
.....
);


initial begin
  clk = 1'b0;
  rst = 1'b1;
  repeat(4) #10 clk = ~clk;
  rst = 1'b0;
  forever #10 clk = ~clk; // generate a clock
end

initial begin
#20
//(αλλαζεις τιμες εισοδου του κυκλωματος σου)
#10
//(αλλαζεις τιμες εισοδου του κυκλωματος σου)
#5
//(αλλαζεις τιμες εισοδου του κυκλωματος σου)
#25
//(αλλαζεις τιμες εισοδου του κυκλωματος σου)
.........
.........
#100 finish;
end
endmodule


ΥΓ επειδη καπου αλλου ειδα οτι τρεχεις verilog σε iverilog και κανεις test σε testebench. Να ξερεις οτι το testbench ελεγχει μονο αλγοριθμικα αν ειναι σωστο το design σου. ενδεχεται το synthesize (δηλαδη η υλοποιηση του) να μην γινεται καν ή να χει διαφορες στην συμπεριφορα. Το iverilog δεν κανει synthesize.

[Μεταλλαγμένη Πάπια]

Σε ευχαριστώ, θα τον δοκιμάσω και στη νησίδα με τα εργαλεία της Cadence όταν ξαναπάω.

[Xbaremenos]

Ρε παίδες, στο set_attribute library ... τι βάζουμε  ? Μέσα στο αρχείο Path είναι μονο το lib_search_path...


Μιλαμε για ψηφιακο σχεδιο
Κανα χελπ ?

Edit : Άκυρο, αυτα παθαίνει κανείς αν δεν βλέπει όλο τον φάκελο. Είχα ξεχάσει το tcl.

[Leo_Paranoid]

Την Δευτέρα η νησίδα θα είναι ανοιχτή μέχρι τις 11:30. Μετά ο Τάσος θα φύγει για εξωτερικές δουλειές και θα επιστρέψει στις 16:30. Αν θέλετε να δουλέψετε εκείνες τις ώρες να πάτε νωρίτερα και να συνεννοηθείτε μαζί του.
Την Τρίτη θα ανοίξει στις 12.

[Μεταλλαγμένη Πάπια]

Όταν πάω να κάνω elaborate μου πετάει πάντα αυτό το error

ncelab: *F,CUMSTS: Timescale directive missing on one or more modules.

Το ίδιο είτε προσπαθώ να τρέξω με δικά μου αρχεία είτε με του παραδείγματος. Σε κάθε περίπτωση, στο tcl αρχείο που φορτώνω, υπάρχει εντολή define_clock ... , απότι διαβάζω συνήθως όταν δεν υπάρχει αυτή βγαίνει αυτό το error. Τι άλλο μπορεί να φταίει;

[Leo_Paranoid]

Παρατηρώ ότι υπάρχει μια σύγχυση με την σύνδεση του rtl και του nclaunch. Σας είπα στο εργαστήριο ότι μάθατε μια διαδικασία που στην πραγματικότητα την κάνουν 3 άτομα. Ο καθένας λειτουργεί ανεξάρτητα και συνήθως δεν επικοινωνεί άμεσα με τους υπόλοιπους. Άρα και τα προγράμματα είναι ανεξάρτητα μεταξύ τους.

Το timescale του nclaunch δεν έχει καμία σύνδεση με το clock που ορίσαμε στον rtl. Η λύση στο πρόβλημα σου είναι να βάλεις στο advanced options του elaborator στο πεδίο gerneral/default timescale 1ns/1ps.

Διαβάστε το tutorial που σας δίνω. Τα γράφει όλα αναλυτικά.

[mariothomo]

Πως εισάγουμε τις βιβλιοθήκες στον verilog compiler?