[Ψηφιακά HW ΙΙ] Γενικές απορίες και ανακοινώσεις/επικαιρότητα 2020

[Thmmy.gr portal]

  Thmmy.gr portal
   Forum
   Downloads
   Ενεργ. Λογαριασμού
   Επικοινωνία
  
  Χρήσιμα links
   Σελίδα τμήματος
   Βιβλιοθήκη Τμήματος
   Elearning
   Φοιτητικά fora
   Πρόγραμμα Λέσχης
   Πρακτική Άσκηση
   Ηλεκτρονική Εξυπηρέτηση Φοιτητών
   Διανομή Συγγραμμάτων
   Ψηφιακό Καταθετήριο Διπλωματικών
   Πληροφορίες Καθηγητών
   Instagram @thmmy.gr
   mTHMMY
  
  Φοιτητικές Ομάδες
   ACM
   Aristurtle
   ART
   ASAT
   BEAM
   BEST Thessaloniki
   EESTEC LC Thessaloniki
   EΜΒ Auth
   IAESTE Thessaloniki
   IEEE φοιτητικό παράρτημα ΑΠΘ
   SpaceDot
   VROOM
   Panther
  

THMMY.gr Web

Helios_MultiScribbles2SMF Default ThemeSMFone_Blue

[Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads]

Είσαι πρωτοετής;... Καλώς ήρθες! Μπορείς να βρεις πληροφορίες εδώ. Βοήθεια για τους καινούργιους μέσω χάρτη.

Κατεβάστε εδώ το Android Application για εύκολη πρόσβαση στο forum.

Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads με προσοχή στα ονόματα των αρχείων!

[Πληροφορίες Καθηγητών]

Πληροφορίες Καθηγητών

[fellos]

Για την εργασια, στην ασκηση 1
Η μόνη διαφορα του κωδικα του ερωτηματος β με του α ειναι στο πως οριζουμε τις μεταβλτητες των καταστάσεων, σωστα;

[Patatompataria]

σωστά, μόνο το πώς κωδικοποιούμε τις καταστάσεις αλλάζει

[famc]

Υπάρχει κάποια ενημέρωση σχετικά με το πώς θα εξεταστεί το μάθημα, από κάποιον που το παρακολούθησε; Επίσης, διαβάζοντας από τις διαφάνειες στο e-Learning και ολοκληρώνοντας την εργασία είμαστε καλυμμένοι ή υπάρχει κάποια άλλη πηγή/βιβλίο που θα έπρεπε να έχουμε υπόψιν μας για τις εξετάσεις;

[Patatompataria]

νομίζω είχε πει κάτι για προφορικά (1-1) ή συνδυασμό προφορικά - γραπτά.
Για διάβασμα, μάλλον από διαφάνειες, δεν έχω υπόψη άλλη πηγή.

[pthan]

Παιδιά δύο ερωτήσεις για την Άσκηση 2 της εργασίας.
Σχετικά με την περίοδο του ρολογιού υποθέτουμε ότι το 1ns του timescale της προσομοίωσης αντιστοιχεί σε κάποια seconds του πραγματικού μας συστήματος σωστά;
Και επίσης στο αρχείο text που βάζουμε τις εισόδους και αναμενόμενες εξόδους , οι έξοδοι εμφανίζονται στην επόμενη πέριοδο, άρα ουσιαστικά η αναμενόμενη τιμή των εισόδων που βάζουμε τωρα θα προκύψει στην επόμενη περίοδο , άρα τη βάζω στο επόμενο ζεύγος εισόδων ή κάνω κάποιο λάθος ;

[konstmpar]

μπορει καποιος που καταφερε να μπει τελικα στο meeting να πει με 2 λογια τι ειπε για την εξεταση? ευχαριστω

[xristosioan]

μπορει καποιος που καταφερε να μπει τελικα στο meeting να πει με 2 λογια τι ειπε για την εξεταση? ευχαριστω

Θα στείλει Email ο κ. Παυλίδης που θα τα εξηγήσει όλα.

sent from mTHMMY 

[kostas145]

Υπάρχει κάποιος που έκανε την εργασία και μπορεί να με βοηθήσει με pm?

[τόνγκα]

Και εγω εχω μια ερωτηση για την ασκηση 1, η εξοδος πρεπει να αλλαζει συγχρονα ή πχ αν αλλαξει το Din σε 1 ενω εχω done μπορει η εξοδος να γινει κατευθειαν Dout=1 ? χωρις φυσικα θετικη ακμη ρολογιου.

Ανεβάζω και printscreen , ειναι ακριβως αυτο που ρωταω.

[kostas145]

Παιδες στην ασκηση 1 στο TestBenchVector βαζουμε τα :
10_1
11_1
11_0
10_0;
Ή βάζουμε άλλα;

[kostas145]

fsm1_behavioral dut(.Clock(Clock),.Reset(Reset),.Din(Din),.Dout(Dout));
reg [2:0] testVector[4:0];
initial
begin
$readmemb("TestBenchVector",testVector);
i=0;

end
always@(posedge Clock)
begin
{Reset,Din,expectedOut}=testVector;#10;
$display(Reset,Din,expectedOut);
end



ΓΝΩΡΙΖΕΙ ΚΑΝΕΝΑΣ ΓΤ ΣΤΟ SIMULATION MOY ΒΓΑΖΕΙ ERROR 3033 Instantiation of 'fsm1_behavioral' failed. The design unit was not found.???

[τόνγκα]

fsm1_behavioral dut(.Clock(Clock),.Reset(Reset),.Din(Din),.Dout(Dout));
reg [2:0] testVector[4:0];
initial
begin
$readmemb("TestBenchVector",testVector);
i=0;

end
always@(posedge Clock)
begin
{Reset,Din,expectedOut}=testVector;#10;
$display(Reset,Din,expectedOut);
end



ΓΝΩΡΙΖΕΙ ΚΑΝΕΝΑΣ ΓΤ ΣΤΟ SIMULATION MOY ΒΓΑΖΕΙ ERROR 3033 Instantiation of 'fsm1_behavioral' failed. The design unit was not found.???

δοκιμασε με το dut κεφαλαια, δηλαδη DUT
ασε και ενα κενο με την παρενθεση

[kostas145]

Σε ευχαριστω πολυ φιλε! Δυστυχως μετα το compile και το simulation παλι το ιδιο βγαινει...

[UglyNick]

Έχεις φτιάξει σωστά το module fsm1_behavioral?Επίσης, για εμένα το DUT έτρεξε κανονικά κάνοντας χρήση αυτής της εντολής (Ex1FSM_BinaryEncoding DUT (out, clk, reset, in); ).Πρέπει να υπάρχει σωστή αντιστοίχηση των παραμέτρων out,clk κλπ του TestBench με αυτές του behavioral.Επίσης,τσέκαρε Διάλεξη 8 σελ20,εφόσον έχουμε ακολουθιακή λογική.Και τέλος,το video του lab που έγινε που δείχνει την υλοποίηση ενός Mealy FSM σε Verilog.

[HarryDresden]

Έχεις φτιάξει σωστά το module fsm1_behavioral?Επίσης, για εμένα το DUT έτρεξε κανονικά κάνοντας χρήση αυτής της εντολής (Ex1FSM_BinaryEncoding DUT (out, clk, reset, in); ).Πρέπει να υπάρχει σωστή αντιστοίχηση των παραμέτρων out,clk κλπ του TestBench με αυτές του behavioral.Επίσης,τσέκαρε Διάλεξη 8 σελ20,εφόσον έχουμε ακολουθιακή λογική.Και τέλος,το video του lab που έγινε που δείχνει την υλοποίηση ενός Mealy FSM σε Verilog.

Φιλαράκι βοήθησες πάρα πόλυ, ευχαριστώ