[Ηλεκτρονική Ι] Εργασίες στο Spice

[Thmmy.gr portal]

  Thmmy.gr portal
   Forum
   Downloads
   Ενεργ. Λογαριασμού
   Επικοινωνία
  
  Χρήσιμα links
   Σελίδα τμήματος
   Βιβλιοθήκη Τμήματος
   Elearning
   Φοιτητικά fora
   Πρόγραμμα Λέσχης
   Πρακτική Άσκηση
   Ηλεκτρονική Εξυπηρέτηση Φοιτητών
   Διανομή Συγγραμμάτων
   Ψηφιακό Καταθετήριο Διπλωματικών
   Πληροφορίες Καθηγητών
   Instagram @thmmy.gr
   mTHMMY
  
  Φοιτητικές Ομάδες
   ACM
   Aristurtle
   ART
   ASAT
   BEAM
   BEST Thessaloniki
   EESTEC LC Thessaloniki
   EΜΒ Auth
   IAESTE Thessaloniki
   IEEE φοιτητικό παράρτημα ΑΠΘ
   SpaceDot
   VROOM
   Panther
  

THMMY.gr Web

Helios_MultiScribbles2SMF Default ThemeSMFone_Blue

[Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads]

Είσαι πρωτοετής;... Καλώς ήρθες! Μπορείς να βρεις πληροφορίες εδώ. Βοήθεια για τους καινούργιους μέσω χάρτη.

Κατεβάστε εδώ το Android Application για εύκολη πρόσβαση στο forum.

Ανεβάζετε τα θέματα των εξετάσεων στον τομέα Downloads με προσοχή στα ονόματα των αρχείων!

[12:00-13:30]

Η γραμματεία είναι ανοιχτή καθημερινά 12:00-13:30

[laserscout]

λεγοντας log τι εννοεις?

log, δηλαδή αυτό που σου λέει ποιο είναι το error.

Πρώτα για δες αν φταίει η πηγή σου. Έχεις 2 V1.
Όπως και η V2 σου. Δοκίμασε να την βάλεις ανάποδα αντί να γράφεις -15Vdc

[laserscout]

Τώρα που το έλεγξα, το -Vdc  το δέχετε κανονικά. Αλλά με δύο V1 βγάζει error στην netlist οπότε μάλλον αυτό φταίει.

[tolis_1]

σωστη η παρατηρηση σου

[portinos]

Να ρωτήσω και εγώ κάτι. Στην εργασία 3 (0-1) στο 3β και στο 3γ όταν λέει ότι θέλει το συνολικό ρεύμα(=ρεύμα της πηγής VDC) και την ισχύ που παρέχει η πηγή VDC που θέλει να βάλουμε τους markers για αυτά;

[tolis_1]

thanks a lot

[laserscout]

Να ρωτήσω και εγώ κάτι. Στην εργασία 3 (0-1) στο 3β και στο 3γ όταν λέει ότι θέλει το συνολικό ρεύμα(=ρεύμα της πηγής VDC) και την ισχύ που παρέχει η πηγή VDC που θέλει να βάλουμε τους markers για αυτά;

Τί άλλο θα μπορούσε να είναι δηλαδή;

[tolis_1]

εννοεις σε ποια απο τις 2 vdc να βαλεις τον marker?

[gargas]

Στην 3η εργασία,για το JFET πως θα βρεθεί " η μέγιστη τιμή του πλάτους εισόδου ώστε να μην παραμορφώνεται η έξοδος"??

[portinos]

εννοεις σε ποια απο τις 2 vdc να βαλεις τον marker?

ε ναι! έχω μπερδευτεί αρκετά με αυτές τις πηγές

[tolis_1]

κοιτα εγς πηρα σαν vdcτην vdd επειδη νομιζω πως αυτη λογο πολικοτητας δινει ρευμα στο κυκλωμα.τωρα δεν ξερω αν ειναι σωστο δικια μου εκτιμηση ειναι!ας μας πει κανενας πιο μεγαλος

[portinos]

ok thanks! I'll try it right now

[tolis_1]

στην εργασια 3 0-1 στο 4 ερωτημα που λεει για γραφικη παρασταση σε dB ειναι αυτο που αναφερει στο βιβλιο σαν διαγραμματα bode?

[sarovios]

ναι.Εχει και ιδιο παραδειγμα νομιζω

[tolis_1]

για την χαρακτιριστικη i-v στην εργασια 3 για το 0-1  ειναι ακριβως το ιδιο οπως και με το bjt ή αλλαζει κατι που τωρα εχουμε 2 πηγες Vdc?

[the graduate]

στην 3 εργασια εχω κανει κανονικα το κυκλωμα ετσι οπως λεει στην εκφωνηση αλλα οταν παω να κανω simulation μου βγαζει αυτο το μηνυμα

"Simulation aborded because there are errors during nestling.Please refer to the session log"

χωρις ομως να εχω κανει καποιο λαθος στην συνδεση και το εχω ελεγξει αρκετες φορες ξερει κανεις τι αλλο μπορει να παιζει καθως δεν μπορω να προχωρησω καθολου στην εργασια