Δε θα δοθεί παράταση για το αναλογικό.

Η  εξέταση  του  ψηφιακού  μέρους  για  το  VLSI  μετατίθεται  για  την  Τετάρτη  23/1.  Οι  ώρες  εξέτασης  παραμένουν  ίδιες.

Σύνθεση μοντέλου συμπεριφοράς (behavioral model) με το Cadence Genus: https://www.youtube.com/watch?v=xecPS0dmv5E

Ναι

Προστέθηκαν και δύο νέα θέματα ψηφιακής σχεδίασης: "Σχεδίαση Linear-feedback shift register (LFSR)" και "Σχεδίαση Μνήμης RAM".

Ένα χρήσιμο site για να πειραματιστείτε με VHDL και Verilog είναι το https://www.edaplayground.com/. Υπάρχουν χωριστά τμήματα για να βάλετε το design και το testbench σας. Επίσης, μπορείτε να επιλέξετε διάφορα tools και compilers, για να τεστάρετε το σχεδιασμό σας. Δείτε και αυτό το link για να γίνει η προσομοίωση και να βλέπετε τα αποτελέσματα σε waveforms: https://eda-playground.readthedocs.io/en/latest/quick-start.html. Διαφορετικά μπορείτε, π.χ. όταν πρόκειται για Verilog σχεδιασμό, με το $display() να κάνετε print τα διάφορα σήματα και να τα δείτε στο terminal που δίνει το site.

Καλησπέρα παιδιά,

Για το ψηφιακό μέρος:
Τελικά, λόγω προβλημάτων με τις άδειες της Cadence, θα κάνουμε RTL synthesis με το Cadence Genus, αντί για το εργαλείο RTL Compiler. Είναι ακριβώς το ίδιο με το RTL Compiler, το μόνο που θα αλλάζει στην όλη διαδικασία που παρουσιάστηκε (και θα παρουσιαστεί και στις υπόλοιπες ομάδες) είναι μία εντολή στο terminal/cmd. Οπότε, ΔΕ χρησιμοποιούμε πια το RTL Compiler, αλλά το Genus. Επίσης, φέτος δε θα ασχοληθούμε καθόλου με Encounter, γιατί και σ'αυτό θα έχουμε θέμα με Cadence (ούτε αυτό το ανοίγουμε). Το NcLaunch παραμένει ως έχει.

Οπότε, χώρια από τα αρχεία "digital_flow_rtlcompiler_and_nclaunch_tutorial_pr esentation.pdf" και "Useful links for Verilog - VHDL.pdf" που έχουν ανεβεί στο e-thmmy (Υλικό μαθήματος->Σχεδιαση με το Cadence->   
Οδηγός ψηφιακής σχεδίασης με το Cadence), θα ανεβεί εντός ημερών νέο presentation με οδηγίες για το Genus.