THMMY.gr

Μπορώ να κάνω την εργασία και με το eda playground ide?

όπου θες μπορείς να το κάνεις, αν και προσωπικά δεν θα χρησιμοποιήσα το eda playground ide. το quartus θα πρότεινα.

Έχει λίγη διαδικασία το κατέβασμα και η εγκατάσταση του και επειδή βιάζομαι , θα ήθελα να το αποφύγω. Υστερεί τόσο σε βολικότητα το ide που άμα κατεβάσω το quartus θα κερδίσω τελικά σε ευκολία και χρόνο;

Έχω χρησιμοποιήσει και τα 2. Το κύριο μειονέκτημα του playground ήταν ότι δεν σε άφηνε να τρέχεις μεγάλες προσομοιώσεις οπότε δυσκόλευε στην ανάπτυξη της εργασίας. Το quartus ήταν καλύτερο γενικότερα σαν εργαλείο.

Μία απορία: όσον αφορά τη χρήση του rom.v, η είσοδός του (addr) δε θα έπρεπε να είναι 32 bits, διότι δέχεται ως είσοδο το PC; Στο αρχείο που μάς δίνεται γιατί είναι 9 bits;

θα βάλεις τα 9 lsb του PC

Ευχαριστώ για τη γρήγορη απάντηση! Αυτό από πού το ξέρουμε; Υπάρχει κάποιο σχετικό documentation;

το ρώτησε κάποιος στο zoom

ΑΑΑ οκ καλώς... Βέβαια θα βοηθούσε να το αναφέρει κάπου στην εργασία αλλά τέλος πάντων... Όπως και να έχει, ευχαριστώ πολύ!!  ;D ;D

Γενικά οι εκφωνήσεις είναι ελατωμματικές. Το κακό είναι ότι δεν είδα να διορθώνονται με την πάροδο του χρόνου. (μιλώντας και για άλλο μαθημα hw).

Ναι η αλήθεια είναι με μπέρδεψαν λίγο, κυρίως οι μεταβλητές!!  :P :P

Α επίσης, για όσους το κατάφεραν μέχρι τέλους, όταν φορτώνετε το rom_bytes.data και αυτό φτάνει στην εντολή BEQ, το offset πόσο το βρίσκετε (αυτό που θα προστεθεί στο PC αντί για 4); Εγώ το βρήκα 12 αλλά νομίζω ότι είναι λάθος, καθώς οδηγεί σε εντολές που δεν κάνουν τίποτα (το instr είναι 32 μηδενικά)...

νομίζω στην εντολή beq που φορτώνεται rs1!=rs2 άρα δεν κάνει branch και συνεχίζει με την επόμενη εντολή δηλαδή πάει στο PC+4

Όντως; Εμένα πάντως το BEQ βρίσκει rs1=rs2 και μετατοπίζει το PC κατά branch offset αντί να κάνει +4. Όπως και να έχει, και οι δύο περιπτώσεις οδηγούν μετά σε εντολές που τα πάντα είναι μηδενικά και δε γίνεται τίποτα!  :(

η beq από το rom_bytes.data δεν είναι η 0000000 01000 00110 000 00110 1100011;
(το χώρισα σε πεδια) rs1=01000, rs2=00110

Σωστά! Και εγώ αυτή την εντολή εννοώ. Όμως, οι είσοδοι στην ALU θα είναι οι τιμές των καταχωρητών 01000 (δηλαδή 8) και 00110 (δηλαδή 6), και όχι οι ίδιες οι ενδείξεις (τα indexes). Δηλαδή εγώ που στο regfile έχω καθορίσει τους καταχωρητές ως registers, οι είσοδοι στην ALU είναι registers[6] για την είσοδο op1 και registers[8] για την είσοδο op2. Μέχρι τη συγκεκριμένη εντολή, οι τιμές και στους δύο καταχωρητές για μένα προκύπτει 6, οπότε op1=op2 και έτσι η ALU βγάζει μηδέν.

Στο testbench της 5, πώς ελέγχετε τη σωστή λειτουργία; Είναι αρκετές εντολές για να τις αναλυσουμε μία-μία. Δημιουργησατε με καποιον γρηγορο τροπο self-checks?

Χειροκίνητα κάθε μια στο χαρτί και τις τσεκάρεις με το μάτι. Δλδ θα κάνεις τον μπακάλη των bits.

Ναι και εγώ αυτό ακριβώς έκανα... Έπρεπε επίσης να δω το rom_bytes.data αρχείο για να δω ποια πράξη κάνει η κάθε εντολή...  :D

Γενικά πως σας φάνηκε η εργασία φέτος ; Δώστε μου ένα συνολικό feedback με θετικά/αρνητικά της εργασίας για να έχω μια ιδέα τι να αλλάξω και τι να κρατήσω ίδιο για του χρόνου (και για το επόμενο εξάμηνο για τα HW 2). Feel free to roast, ξέρω ότι η εκφώνηση είχε κάποιες ατέλειες (το κακό του να βγάζεις μια καινούργια εργασία από το μηδέν) αλλά πιστεύω αυτό ήταν και καλό από την άποψη ότι σας έκανε να πειραματιστείτε και να δοκιμάσετε διάφορα πράγματα για να καταλήξετε σε κάτι λειτουργικό.

-Αριστοτέλης

Αρχικά, μπράβο Αριστοτέλη που ζητάς feedback!

Να υπενθυμίσω ότι αν ντρέπεστε να πείτε τη γνώμη σας: 1) μπορείτε να πείτε σε μένα και στον Don να σας αλλάξουμε το όνομά σας (αν αποκαλύπτει το πραγματικό σας), 2) στείλτε σε κάποιον moderator ή φίλο σας ή και σε εμένα να ποστάρω οτι θέλετε.

Η εργασία αλήθεια είναι ότι είχε αρκετές ασάφειες και λάθη. Αυτό δυσκόλεψε αρκετά την υλοποίηση της και αυξησε κατα πολυ τον χρονο ενασχολησης. Επίσης, οι δυο τελευταίες ασκήσεις ήταν αρκετά εκτενείς και μεγαλύτερης πολυπλοκοτητας θα έλεγα. Θα διευκολυνε τη διαδικασια ίσως αν στις διαλέξεις θεωρίας κάναμε κάποια αντίστοιχης δυσκολίας παραδείγματα. Ωστόσο βοήθησε κατά πολύ ότι το αντικείμενο της εργασίας έχει αναπτυχθεί σε μάθημα προηγούμενου εξαμήνου. Επίσης, απο τα μεγαλα συν ειναι οτι η ανταπόκριση του Αριστοτέλη ήταν άμεση.

Bαθμοί της εργασίας τουλάχιστον βγήκαν? Για να υπάρχει τουλάχιστον κάποιο κριτήριο για την επιλογή του επόμενου μαθήματος αφού δεν έγιναν εξετάσεις φέτος.

Γενικά πάντως ήταν απαράδεκτο το ότι δεν έβγαιναν οι βαθμοί των εργασιών τα προηγούμενα χρόνια, ενώ σε άλλα μαθήματα όχι μόνο απλά βγάζουν βαθμούς εργασιών αλλά στέλνουν και την εργασία διορθωμένη.

Καλησπέρα,

Βαθμούς από τις εργασίες έχω στόχο να βγάλω το αργότερο τέλη της επόμενης εβδομάδας (χωρίς να υπόσχομαι τίποτα όμως). Γενικά λόγω του αυξημένου αριθμού των εργασιών, μου είναι δύσκολο να στείλω/αναρτήσω κάπου τις εργασίες διορθωμένες, ωστόσο αυτό που πιστεύω ότι είναι καλύτερο και θα κάνω είναι να κανονίσω ένα zoom meeting κάποια μέρα, αφού βγούνε οι βαθμοί, για όποιον θέλει να πάρει ένα feedback πάνω στην εργασία του. Το ίδιο θέλω να κάνω και για ASIC (όταν βγάλω με το καλό τους βαθμούς και εκεί  :P) και για τα HW II για το επόμενο εξάμηνο.

Στα ψηφιακα vlsi asic και στα hw2 ε δεν εχει και υπερβολικά πολύ κόσμο, εδώ ο Θέμης στις Βάσεις Δεδομένων που έχει κάθε χρόνο 150 άτομα, τουλάχιστον στέλνει πίσω ένα pdf με τις παρατηρήσεις και τις διορθώσεις του, και αιτιολογει πλήρως πως χάθηκαν οι μονάδες.

*επίσης ο Θέμαρος και σε μαθήματα πρωτων εξαμηνων με 300+ άτομα έκανε το ίδιο κάποτε (ελπιζω να το συνεχίζει).

Oι διορθώσεις των εργασιών έχουν τελειώσει και οι βαθμοί θα ανέβουν σύντομα στο elearning. Ενδεικτικά να αναφέρω briefly δύο λάθη τα οποία έγιναν από αρκετό κόσμο, γιατί είναι κρίμα να χάνεις το 10 από αυτά.

1) Διαφορά Structural - Behavioral Verilog
Όταν μιλάμε για "Structural Verilog" αναφερόμαστε σε κώδικα (modules) που περιέχει primitives της Verilog (πύλες not, and, or, etc). Αυτά τα primitives θα πρέπει (όταν φορτώσετε τα Verilog Files σε κάποιον προσομοιωτή) να μπορούν να αναγνωριστούν αυτόματα, δεν χρειάζεται δηλαδή να φτιάξετε εσείς δικό σας module "not" για να προσομοιώσετε την λειτουργία της πύλης not.

Όταν μιλάμε για "Behavioral Verilog" αναφερόμαστε σε κώδικα (modules) που περιγράφει την λογική μιας πράξης με έναν operator (π.χ. η and θα περιγραφεί με τον operator &, etc).

Παράδειγμα με παρόμοια λειτουργία και στις δύο περιπτώσεις:

Structural Verilog
input wire a;
output wire b;
not n1(b, a);

Behavioral Verilog
input wire a;
output wire b;
assign b = ~a;

Kάνω attach και μια εικόνα που περιγράφει τις διαφορές που ανέφερα.

2) Διαφορά Synchronous - Asynchronous reset
Όταν έχουμε synchronous reset, το reset του κυκλώματος θα συμβαίνει μόνο στην θετική ακμή ρολογιού, δηλαδή εφόσον το ρολόι σε μια θετική ακμή πετύχει σήμα reset = 1 (αν υποθέσουμε active high reset) τότε και μόνο τότε θα συμβεί το reset του κυκλώματος. Στα ασύγχρονα, το reset του κυκλώματος θα συμβεί με το που γίνει το σήμα reset ίσο με 1, ανεξάρτητα με το που βρίσκεται το clock εκείνη την στιγμή. Γενικά προτιμάμε σύγχρονα resets, γιατί τα ασύγχρονα μπορούν εύκολα να προκαλέσουν θέματα σε flip flops (π.χ. να πάει η έξοδος του flip flop σε unknown state).

Παράδειγμα Σύγχρονου reset σε Verilog:
always@(posedge clk)
if (reset) q <= 1'b0;
else q <= d;

Παράδειγμα Ασύγχρονου reset σε Verilog:
always@(posedge clk or posedge reset)
if (reset) q <= 1'b0;
else q <= d;

Όπως μπορείτε να δείτε η μόνη διαφορά είναι αν συμπεριλαμβάνουμε ή όχι το reset στο sensitivity list. Για περισσότερες λεπτομέρειες, here is the site: https://funrtl.wordpress.com/2017/11/12/synchronous-resets-asynchronous-resets/

Θα επανέλθω ξανά και με άλλα συνηθισμένα λάθη που έγιναν στις εργασίες. Επίσης, (παρένθεση) δεν έχω θέμα να χρησιμοποιείτε chatgpt για την εργασία, απλά μην το κάνετε τόσο προφανές ότι αντιγράψατε από εκεί (ξέρει το άτομο στο οποίο αναφέρομαι 8)) ).